以下是以专业检测工程师视角撰写的 芯片失效分析技术指南，结合集成电路行业前沿检测实践，提供从故障定位到根因溯源的系统解决方案：
芯片失效分析技术指南1. 概述芯片失效分析是通过多层级检测手段（纳米级至系统级）诊断集成电路功能异常或物理损伤的根本原因，涵盖 电性失效定位、物理缺陷解析、工艺缺陷溯源 三大维度，为设计迭代、工艺优化及供应链管理提供关键依据。
2. 测试目的•精准定位：锁定短路/开路点（如金属互连断裂、栅氧击穿）。
•机理判定：区分静电损伤（ESD）、电迁移（EM）、热载流子注入（HCI）、闩锁效应（Latch-up）。
•工艺改进：曝光光刻缺陷、蚀刻残留、离子注入不均等制造问题。
•可靠性验证：满足车规（AEC-Q100）、工控（JEDEC JESD47）等寿命要求。
芯片类型
典型失效场景
分析难点
数字IC（CPU/FPGA）
时序违例（Setup/Hold）、时钟树偏移
纳米节点（<7nm）层间定位
模拟/RF IC
相位噪声恶化、线性度下降、匹配失调
微小寄生参数提取
功率器件
热击穿、雪崩失效、栅极振荡
高电流密度下金属电迁移
存储器
比特翻转（SEU）、读写错误、数据保持失效
3D NAND堆叠结构分层分析
4. 核心分析方法4.1 电性失效定位（非破坏）
方法
检测目标
设备/标准
光发射显微镜（EMMI）
捕捉漏电点光子（栅氧漏电、PN结击穿）
JESD22-A115（光子计数）
锁定热成像（LIT）
定位热障点（局部短路/电流集中）
MIL-STD-883H
电子束诱阻变化（OBIRCH）
亚微米级电阻异常点（金属互连缺陷）
行业通用方法
时域反射计（TDR）
阻抗突变点定位（传输线断裂）
IEC 61196
4.2 物理缺陷解析（破坏性）
方法
关键作用
技术标准
聚焦离子束（FIB）
纳米级截面切割+电路编辑（TEM制样）
JESD22-A112
透射电镜（TEM/EDS）
原子级观测（栅氧晶格缺陷、界面态）
ISO 25498（制样规范）
扫描电镜（SEM/EDS）
表面形貌+成分分析（金属迁移、污染颗粒）
ISO 16700
二次离子质谱（SIMS）
痕量元素深度分布（B/P掺杂、金属污染）
ASTM E1504
4.3 工艺缺陷溯源
方法
检测目标
标准
缺陷染色（Defect Etch）
显露晶圆表面缺陷（位错、滑移线）
SEMI M1
X射线形貌（XRT）
观测晶格畸变、应力分布
ASTM F2087
热阻测试（T3Ster）
定位散热路径热阻异常（界面分层）
JESD51（热测试标准）
5. 常用标准规范•guojibiaozhun：
JESD22-A114（ESD测试）
JEP122（电迁移模型）
JESD47（可靠性认证）
JEDEC系列：
AEC-Q100：车规芯片认证（温度循环/HAST）
IEC 60749：半导体环境试验方法
•国内标准：
GB/T 4587：集成电路故障分析导则
SJ/T 11482：功率器件测试方法
